|
UNIVERSIDADE FEDERAL DE UBERLÂNDIA Av. João Naves de Ávila, 2121, Bloco 3N - Bairro Santa Mônica, Uberlândia-MG, CEP 38400-902 |
|
Plano de Ensino
IDENTIFICAÇÃO
Componente Curricular: |
|||||||||
Unidade Ofertante: |
|||||||||
Código: |
Período/Série: |
Turma: |
|||||||
Carga Horária: |
Natureza: |
||||||||
Teórica: |
Prática: |
Total: |
Obrigatória: |
Optativa: |
|||||
Professor(A): |
Ano/Semestre: |
||||||||
Observações: |
EMENTA
Sistemas de numeração, lógica combinacional e sequencial.
JUSTIFICATIVA
O termo digital tornou-se parte do vocabulário diário devido ao modo intenso pelo qual os circuitos digitais e as técnicas digitais passaram a ser amplamente utilizados em quase todas as áreas. Desta forma, o aluno matriculado na disciplina descobrirá os princípios, os conceitos e as operações fundamentais que são comuns aos sistemas digitais.
OBJETIVO
Objetivo Geral: |
Aplicações experimentais de sistemas digitais. |
Objetivos Específicos: |
Ao final da disciplina o estudante será capaz de analisar e projetar circuitos lógicos combinacionais e sequenciais, interpretando-os e resolvendo problemas práticos. |
PROGRAMA
5.1. Portas lógicas e circuitos combinacionais
5.1.1. Manipulando portas lógicas da família TTL (7400, 7402, 7404, 7408, 7432, 7486 e 74266)
5.1.2. Introdução à lógica programável e implementação de portas lógicas utilizando VHDL
5.1.3. Implementação de circuitos combinacionais em VHDL e uso de variáveis intermediárias
5.1.4. Implementação de circuitos combinacionais por meio da tabela da verdade em VHDL
5.1.5. Simplificação por álgebra de Boole/Mapas de Karnaugh e montagem de circuitos combinacionais utilizando circuitos integrados da família TTL
5.1.6. Implementação de circuitos combinacionais utilizando multiplexadores (CI 74151)
5.1.7. Implementação de multiplexadores e demultiplexadores em VHDL
5.1.8. Circuitos aritméticos: soma e subtração utilizando o circuito integrado 7483
5.2. Circuitos sequenciais
5.2.1. Tabela da verdade do flip-flop 7473, formas de onda, divisão de frequência e contagem assíncrona
5.2.2. Implementação de latch e flip-flop JK mestre escravo com preset e clear em VHDL
5.2.3. Implementação de registrador de deslocamento em VHDL
5.2.4. Implementação de contadores assíncronos e síncronos em VHDL
METODOLOGIA
O presente componente curricular será ministrado no formato presencial. Porém, recursos e plataformas de comunicação como MCONF, e-mail, OneDrive, aplicativos de mensagens, poderão ser utilizados para otimizar a relação entre o professor e o estudante extraclasse.
Cronograma previsto para desenvolvimento do conteúdo teórico:
31/07 |
Apresentação das tecnologias para implementação de circuitos digitais que serão abordadas no curso. Treinamento no módulo experimental. |
07/08 |
Portas lógicas e circuitos combinacionais básicos. (Imprimir e levar o roteiro de laboratório) |
14/08 |
Introdução ao software QUARTUS e implementação de Portas Lógicas utilizando o esquemático. |
21/08 |
Utilização do software QUARTUS para implementação de Portas Lógicas utilizando VHDL. Utilização de sinal intermediário (variável). |
28/08 |
Simplificação por álgebra de Boole e otimização de circuitos lógicos. (Imprimir e levar o roteiro de laboratório) |
04/09 |
Multiplexadores digitais. (Imprimir e levar o roteiro de laboratório) |
11/09 |
Circuitos aritméticos. (Imprimir e levar o roteiro de laboratório) |
Data a ser definida |
Preparação para a avaliação 1. |
18/09 |
AVALIAÇÃO 1: Análise e construção de um circuito lógico combinacional a partir de uma equação Booleana. |
25/09 |
QUARTUS: Implementação por meio da tabela da verdade. |
02/10 |
QUARTUS: Implementação de circuitos Multiplexadores/Demultiplexadores. |
09/10 |
EXEMPLO DE APLICAÇÃO: Intertravamento em sistemas de correias transportadoras |
16/10 |
Flip Flop JK Mestre Escravo com Clear. Tabela da verdade, formas de onda, aplicação como divisor de frequência e contador assíncrono. (Imprimir e levar o roteiro de laboratório). |
23/10 |
QUARTUS: Instruções IF, THEN, ELSE e Flip-Flops. |
30/10 |
QUARTUS: Contadores assíncronos e síncronos |
Data a ser definida |
Preparação para a avaliação 2. Projeto de um circuito lógico em VHDL composto por lógica combinacional e sequencial. |
06/11 |
AVALIAÇÃO 2: Análise, projeto e implementação de um circuito lógico utilizando Linguagem de Descrição de Hardware - VHDL. |
27/11 |
Avaliação de Recuperação. |
AVALIAÇÃO
Serão duas avaliações teóricas e trabalhos.
Prova Substitutiva. A avaliação substitutiva se aplica somente nos casos previstos no guia do estudante (normas da PROGRAD). Data a ser definida oportunamente.
Atividade de Recuperação. Será aplicada ao estudante que não obteve o aproveitamento mínimo necessário (60 pontos) e que possuir, no mínimo, 75% de presença. Esta atividade consistirá em uma prova que irá substituir a nota de apenas uma das avaliações semestrais, ou seja, a avaliação que o estudante obteve o pior desempenho. O estudante que realizar a atividade de recuperação terá limitada a sua nota final em 60 pontos. Esta atividade não se aplica aos trabalhos. Data 27/11/2023.
BIBLIOGRAFIA
Básica
1. MALVINO, Albert Paul. Eletrônica digital: princípios e aplicações. São Paulo: McGraw-Hill, 1988. 2 v.
2. PEDRONI, Volnei A. Eletrônica digital moderna e VHDL. Rio de Janeiro: Elsevier, 2010.
3. TOCCI, Ronald J. Sistemas digitais: princípios e aplicações. 11. ed. São Paulo: Pearson Education do Brasil, 2011.
Complementar
1. D'AMORE, Roberto. VHDL: descrição e síntese de circuitos digitais. Rio de Janeiro: Livros Técnicos e Científicos, 2012.
2. IDOETA, Ivan V. Elementos de eletrônica digital. 40. ed. São Paulo: Érica, 2007.
3. MENDONÇA, Alexandre. Eletrônica digital: curso prático e exercícios. 2. ed. Rio de Janeiro: MZ, 2007.
4. SHIBATA, Wilson M. Eletrônica digital: teoria e experiência. São Paulo: Érica, 1989.
5. UYEMURA, John P. Sistemas digitais: uma abordagem integrada. São Paulo: Pioneira, 2002.
APROVAÇÃO
Aprovado em reunião do Colegiado realizada em: ____/____/______
Coordenação do Curso de Graduação: _________________________
Documento assinado eletronicamente por Carlos Augusto Bissochi Junior, Professor(a) do Magistério Superior, em 08/08/2023, às 21:57, conforme horário oficial de Brasília, com fundamento no art. 6º, § 1º, do Decreto nº 8.539, de 8 de outubro de 2015. |
A autenticidade deste documento pode ser conferida no site https://www.sei.ufu.br/sei/controlador_externo.php?acao=documento_conferir&id_orgao_acesso_externo=0, informando o código verificador 4721305 e o código CRC 98F524D6. |
Referência: Processo nº 23117.054632/2023-86 | SEI nº 4721305 |