Ficha de Componente Curricular

OBJETIVOS

Capacitar os discentes a compreenderem o hardware de um sistema computacional, através do estudo e análise dos conceitos básicos aplicados ao funcionamento dos vários módulos que o compõem, a entenderem como os elementos processador, memória principal e dispositivos de entrada e saída se inter-relacionam e a compreenderem como se dá a execução de um programa.

Ementa

Visão geral da arquitetura de Von Neumann. Estruturas de conexão entre processador, memória e E/S; Hierarquia de memória. Interação com o sistema operacional. Desempenho na computação: métricas e seu relacionamento, benchmarks. Arquitetura do conjunto de instruções: registradores, tipos de dados, tipos de instruções, representação de instruções, modos de endereçamento, procedimentos e manipulação da pilha. Arquiteturas RISC x CISC. Unidade central de processamento; Unidade de controle e caminho de dados; Arquiteturas paralelas.

PROGRAMA

1. Visão Geral dos Computadores Modernos
1.1. Máquinas multinível;
1.2. Componentes do computador
1.3. Modelo de Von Neumann
1.4. Conceituação, funcionamento e descrição dos componentes
1.5. Modelo de barramento de sistemas:
1.5.1. Barramentos de dados
1.5.2. Controle e endereços
1.5.3. Evolução da arquitetura dos computadores.

2. Linguagem de Máquina
2.1. Conjunto de instruções e modos de endereçamento:
2.1.1. Operações e operandos no hardware do computador
2.1.2. Representação de instruções de máquina
2.1.3. Operações lógicas e aritméticas
2.1.4. Instruções para tomada de decisões
2.1.5. Modos de endereçamento
2.1.6. Introdução ao funcionamento dos compiladores
2.1.7. Programação em linguagem de montagem (assembly)
2.1.8. Exemplos nas arquiteturas ARM e X86

3. Avaliando e Compreendendo o Desempenho
3.1. Desempenho da CPU e seus fatores
3.2. Avaliando o desempenho
3.3. Benchmarks para avaliação de desempenho.

4. Caminho de Dados e Controle
4.1. Convenções lógicas de projeto
4.2. Implementação de caminho de dados de ciclo único e multiciclo
4.3. Tratamento de exceções
4.4. Projeto da unidade de controle
4.5. Microprogramação na unidade de controle.

5. Melhorando o Desempenho com Pipeline
5.1. Conceitos de pipelining
5.2. Hazards de dados e encaminhamento
5.3. Hazards de dados e stalls
5.4. Pipelining avançado.

6. Hierarquia de Memória
6.1. Princípios básicos de cachê
6.2. Medindo e melhorando o desempenho da cachê
6.3. Memória virtual
6.4. Exemplos de hierarquias de memória virtual.

7. Subsistema de Entrada e Saída, Barramentos e Dispositivos de E/S
7.1. Armazenamento e confiabilidade
7.2. Barramentos e outras conexões entre processadores
7.3. Memória e dispositivos de E/S
7.4. Técnicas de Entrada e Saída (E/S)
7.5. Comunicação serial e paralela
7.6. Medidas de desempenho de E/S.

8. Arquiteturas Paralelas
8.1. Taxonomia de computadores paralelos
8.2. Computação em memória compartilhada e distribuída
8.3. Desempenho em sistemas paralelos.

BIBLIOGRAFIA BÁSICA

1. MURDOCCA, Miles J. Introdução à arquitetura de computadores. Rio de Janeiro: Campus, c2001.

2. STALLINGS, William. Arquitetura e organização de computadores. São Paulo: Prentice Hall, 2010.

3. TANENBAUM, Andrew S. Organização estruturada de computadores. São Paulo: Pearson, 2013.

BIBLIOGRAFIA COMPLEMENTAR

1. CIMINIERA, Luigi. Advanced microprocessor architectures. Wokingham: Addison-Wesley, 1987.

2. HAYES, John P. Computer architecture and organization. 3. ed. New York: McGraw-Hill, 2002.

3. HENNESSY, John L.; PATTERSON, David A. Organização e projeto de computadores: a interface hardware/software. 4. ed. Rio de Janeiro: Elsevier, 2014.

4. HILL, Fredrick J. Digital systems: hardware organization and design. New York: J. Wiley, 1987.

5. WEBER, Raul Fernando. Fundamentos de arquitetura de computadores. 4. ed. Porto Alegre: Bookman, 2012.

aprovação

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Documento assinado eletronicamente por Augusto Wohlgemuth Fleury Veloso da Silveira, Coordenador(a), em 03/05/2023, às 15:15, conforme horário oficial de Brasília, com fundamento no art. 6º, § 1º, do Decreto nº 8.539, de 8 de outubro de 2015.

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Documento assinado eletronicamente por Sergio Ferreira de Paula Silva, Diretor(a), em 04/05/2023, às 15:23, conforme horário oficial de Brasília, com fundamento no art. 6º, § 1º, do Decreto nº 8.539, de 8 de outubro de 2015.

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