Plano de Ensino

IDENTIFICAÇÃO

EMENTA

Visão geral da arquitetura de Von Neumann. Linguagem de montagem.

Estruturas de conexão entre processador, memória e E/S.

Hierarquia de memória. Interação com o sistema operacional.

Desempenho na computação: métricas e seu relacionamento, benchmarks.

Arquitetura do conjunto de instruções: registradores; tipos de dados; tipos de instruções; representação de instruções; modos de endereçamento; procedimentos e manipulação da pilha; arquiteturas RISC / CISC.

Unidade central de processamento.

Unidade de controle e caminho de dados.

Arquiteturas paralelas: taxonomia de arquiteturas paralelas; redes de conexão; multiprocessadores simétricos – SMP; máquinas Numa; coerência de cache com múltiplos processadores; clusters; processadores vetoriais; processadores matriciais.

JUSTIFICATIVA

O desenvolvimento de proficiência na resolução de problemas computacionais e desenvolvimento de software exige o conhecimento das arquiteturas de hardware das plataformas utilizadas. Este curso visa prover aos alunos este conhecimento fundamental.

OBJETIVO

PROGRAMA

1. Introdução

   1. Visão geral da arquitetura de Von Neumann.

   2. Desempenho na computação: métricas e seu relacionamento, benchmarks.

2. Barramento

   1. Conexão entre processador e memória cache, memória principal e componentes de I/O.

3. Memória

   1. Hierarquia de memória.

   2. Cache: organização e utilização.

   3. Memória principal: organização e utilização; gestão de memória pelo Sistema Operacional.

4. I/O

   1. Mecanismos de controle de I/O – Interrupção, DMA, I/O programado.

5. Instruções

   1. Arquitetura do conjunto de instruções: registradores; tipos de dados; tipos de instruções; representação de instruções; modos de endereçamento; procedimentos e manipulação da pilha;

   2. Arquitetura RISC e CISC

6. ALU

   1. Implementações das operações aritméticas.

7. Estrutura do processador

   1. Organização, ciclo de instrução, pipeline de instrução.

8. Arquitetura paralela

   1. Conceito de Arquitetura Superescalar

METODOLOGIA

O curso será desenvolvido através de atividades síncronas e assíncronas:

• No primeiro grupo, serão efetuadas exposições didáticas sucintas a respeito dos tópicos essenciais relativos aos conteúdos previstos da disciplina, bem como resolução de dúvidas que os discentes apresentem sobre os conteúdos constantes nos materiais de apoio a eles indicados.

• No segundo grupo, os alunos deverão estudar os materiais de apoio definidos e indicados. Estes materiais serão apresentados nos mais variados formatos, livros, artigos, vídeos e MOOCs.

As atividades práticas ocorrerão durante análise de algoritmos apresentados e estudos de casos relativos às arquiteturas de hardware reais. Elas não demandam equipamentos específicos, exceto aqueles que os alunos naturalmente utilizarão no acesso aos materiais e aulas oferecidos remotamente.

Cada semana de atividades contemplará uma hora-aula de atividade síncrona e cinco horas-aula de atividades assíncronas.

Informações de acordo com a Resolução nº 7/2020 do Conselho de Graduação:

1. Atividades síncronas: 7,5 horas

Horários das atividades síncronas: Terça-feira 10:40 as 11:30

Plataforma de T.I./softwares que serão utilizados:

Google Meet, Microsoft Teams
 

2. Atividades assíncronas: 37,5 horas

Plataforma de T.I. /softwares que serão utilizados:

Microsoft Teams, Moodle, Youtube, Sites na internet e Whatsapp

Endereço web de localização dos arquivos

Moodle, Microsoft Teams e grupo de Whatsapp acadêmico do professor da disciplina.

Livro:

STALLINGS, William. Arquitetura e Organização de Computadores 8a Edição. 2010.

3. Demais atividades letivas: 0 horas

4. Carga-horária prática: 0 horas

5. Como e onde os discentes terão acesso às referências bibliográficas:

Via biblioteca da instituição

Material de apoio a ser utilizado:

Curso gratuito “High Performance Computer Architecture” disponível em:

https://www.udacity.com/course/high-performance-computer-architecture--ud007

Curso gratuito “Computer Architecture” disponível em:

https://www.coursera.org/learn/comparch

Caso mais materiais de apoio sejam utilizados, eles deverão estar obrigatoriamente disponíveis nas plataformas apontadas em formato gratuito, e suas fontes serão divulgadas oficialmente via Moodle, Microsoft Teams ou Whatsapp.

Horário de Atendimento aos estudantes:

Os horários de atendimento serão definidos conforme demanda por parte dos discentes.

Cronograma previsto para desenvolvimento do conteúdo:

Semana 1: Ciclo de Busca e execução de instrução, Barramento. Hierarquia de memória / Projeto de memória cache, Características de memória cache. Funções de mapeamento.

Semana 2: Tipos de memória interna, hierarquia de memória, organização de módulo. Organização de módulo de memória. Métodos de correção de erro em memória, DRAM síncrona e RAMBUS.

Semana 3: Memória externa. Disco Rígido. Memória externa. RAID. Memória externa. Mídias ópticas e Fita. Módulo de I/O. Métodos de I/O: Programada, por Interrupção e DMA.

Semana 4: Interface com o SO: Gestão de Processo.

Semana 5: Representação inteira e ponto flutuante. Operações aritméticas inteiro e ponto flutuante.

Semana 6: Conjunto de instruções. Tipos de operandos e operações. Conjunto de instruções. Modos de endereçamento e formatos. Assembly.

Semana 7: Organização do processador. Registradores. Pipeline. Estratégia, performance e riscos. Pipeline. Mais sobre riscos e bolhas de pipeline. Conceitos RISC e CISC.

Semana 8: Alocação de registradores. Otimização de Pipeline. Arquitetura Superescalar e Superpipelined. Emissão de instrução. Conclusão de instrução. Renomeação de Registradores. Predição de desvio.

Semana 9: Execução e implementação superescalar. Arquitetura multiprocessador e multicore.

AVALIAÇÃO

A avaliação do desempenho dos alunos será somativa, consistindo em componentes individuais, representados na forma de ao menos três avaliações teóricas onde perguntas serão efetuadas pelo docente e deverão ser respondidas pelos discentes em formato síncrono ou assíncrono.

BIBLIOGRAFIA

Básica

1. HENNESSY, J. L.; PATTERSON, D. A. Arquitetura de Computadores: uma Abordagem Quantitativa. 4. ed. Rio de Janeiro: Campus, 2008.

2. TANENBAUM, A. S. Organização Estruturada de Computadores. 5 . ed. São Paulo: Prentice- Hall Brasil, 2007.

3. HENNESSY, J. L.; PATTERSON, D. A. Organização e Projeto de Computadores : A Interface Hardware/Software. 3. ed. Rio de Janeiro: Campus, 2005.

Complementar

1. DELGADO, J; RIBEIRO, C. Arquitetura de computadores. 2. ed. Rio de Janeiro: LTC, 2009.

2. STALLINGS, W. Arquitetura e organização de computadores. 8. ed. São Paulo: Prentice- Hall Brasil, 2010.

3. MONTEIRO, M. A. Introdução à organização de computadores. 5. ed. Rio de Janeiro: LTC, 2007.

4. STALLINGS, W. Arquitetura e organização de computadores: projeto para o desempenho. 5. ed. São Paulo: Prentice Hall, 2002.

5. WEBER, R. F. Fundamentos de Arquitetura de Computadores. 3. ed. Porto Alegre: Sagra-Luzzatto, 2012.

APROVAÇÃO

Aprovado em reunião do Colegiado realizada em: ____/____/______

Coordenação do Curso de Graduação: _________________________

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Documento assinado eletronicamente por Kil Jin Brandini Park, Professor(a) do Magistério Superior, em 29/09/2020, às 09:34, conforme horário oficial de Brasília, com fundamento no art. 6º, § 1º, do Decreto nº 8.539, de 8 de outubro de 2015.

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A autenticidade deste documento pode ser conferida no site https://www.sei.ufu.br/sei/controlador_externo.php?acao=documento_conferir&id_orgao_acesso_externo=0, informando o código verificador 2287830 e o código CRC DCC15097.

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