Plano de Ensino

IDENTIFICAÇÃO

EMENTA

Visão geral da arquitetura de Von Neumann. Linguagem de montagem. 
Estruturas de conexão entre processador, memória e E/S. 
Hierarquia de memória. Interação com o sistema operacional. 
Desempenho na computação: métricas e seu relacionamento, benchmarks. 
Arquitetura do conjunto de instruções: registradores; tipos de dados; tipos de instruções; representação de instruções; modos de endereçamento; procedimentos e manipulação da pilha; arquiteturas RISC / CISC. 
Unidade central de processamento. 
Unidade de controle e caminho de dados. 
Arquiteturas paralelas: taxonomia de arquiteturas paralelas; redes de conexão; multiprocessadores simétricos – SMP; máquinas Numa; coerência de cache com múltiplos processadores; clusters; processadores vetoriais; processadores matriciais.

JUSTIFICATIVA

O desenvolvimento de proficiência na resolução de problemas computacionais e desenvolvimento de software exige o conhecimento das arquiteturas de hardware das plataformas utilizadas. Este curso visa prover aos alunos este conhecimento fundamental.

OBJETIVO

PROGRAMA

    1. Introdução
        a. Visão geral da arquitetura de Von Neumann. 
        b. Desempenho na computação: métricas e seu relacionamento, benchmarks. 
    2. Barramento
        a. Conexão entre processador e memória cache, memória principal e componentes de I/O.
    3. Memória
        a. Hierarquia de memória.
        b. Cache: organização e utilização.
        c. Memória principal: organização e utilização; gestão de memória pelo Sistema Operacional.
    4. I/O
        a. Mecanismos de controle de I/O – Interrupção, DMA, I/O programado.
    5. Instruções
        a. Arquitetura do conjunto de instruções: registradores; tipos de dados; tipos de instruções; representação de instruções; modos de endereçamento; procedimentos e manipulação da pilha; 
        b. Arquitetura RISC e CISC
    6. ALU
        a. Implementações das operações aritméticas.
    7. Estrutura do processador
        a. Organização, ciclo de instrução, pipeline de instrução.
    8. Arquitetura paralela
        a. Conceito de Arquitetura Superescalar

METODOLOGIA

O curso será desenvolvido através de atividades síncronas. Serão efetuadas exposições didáticas a respeito dos tópicos essenciais relativos aos conteúdos previstos da disciplina, bem como resolução de dúvidas que os discentes apresentem sobre os conteúdos constantes nos materiais de apoio a eles indicados. Para cada semana de aula expositiva, os alunos deverão responder a um questionário com perguntas teóricas a respeito dos tópicos cobertos.
Atividades síncronas: 60 horas
Plataforma de T.I./softwares que serão utilizados:
Microsoft Teams

Horário de Atendimento aos estudantes: 

Os horários de atendimento serão definidos conforme demanda por parte dos discentes.

Cronograma previsto para desenvolvimento do conteúdo:

Aula
Conteúdo
1
 Ciclo de Busca e execução de instrução na arquitetura IAS, Métricas de desempenho. Lei de Amdhal
2
 Arquitetura de von Neumman, ciclo básico da instrução, classes de interrupção, Barramento: Dados, Endereços e Controle.
3
Cache: Pirâmide de hierarquia de memória. Cache lógico e Físico. Algoritmos de mapeamento: Direto, Associativo e Associativo em conjunto. Políticas de Escrita.
4
Memória Interna: Organização de Memória, Códigos de Correção e Detecção de erros. Código de Hamming
5
Memória Externa: Layout de HDs, Formato de Setores. RAID. Discos Ópticos. Fita
6
Prova 1
7
I/O. Componentes e funções dos módulos de I/O. Métodos de I/O: Programada, Interrupção e DMA. I/O mapeada e I/O isolada.
8
Gestão de Processo. PCB. Escalonamento. Gestão de Memória: Paginação. Tabelas de Páginas. Tabelas multiníveis e tabelas invertidas. Gestão de Processo. PCB. Escalonamento.
9
Aritmética computacional. Circuitos Somadores, multiplicadores. Algoritmo de Booth. Formatos de representação numérica. Faixas de números representáveis e densidade de representação Aritmética computacional.
10
Conjuntos de Instruções: Categorias, Operandos, Formatos, Endereçamento de operandos
11
Prova 2
12
Estrutura e Função do processador: Pipeline. Bolhas de Pipeline. Dependências: Dados, Recursos e Controle. Técnicas de predição de desvio. CISC
13
RISC: Características, Janelas Sobrepostas, Alocação de Registradores, Desvio atrasado.
14
Paralelismo e Arquitetura Superescalar: Técnicas de instrução: Emissão em ordem com conclusão em ordem, emissão fora de ordem com conclusão em ordem e emissão fora de ordem com conclusão fora de ordem. Dependência de dados de saída e antidependência. Arquitetura multiprocessador e multicore.
15
Prova 3

Em atendimento ao estabelecido na Resolução CONGRAD Nº 118, de 10 de novembro de 2023, para fins de desenvolvimento de atividades discentes efetivas, constituem horas de trabalho extras complementares dos alunos a serem computadas aquelas dispendidas na confecção das respostas aos questionários propostos (conforme descritos no Sistema de Avaliação), dado que estes são desenvolvidos em horários extra-classe.

AVALIAÇÃO

Sistema de Avaliação
A avaliação do desempenho dos alunos será somativa, consistindo em componentes individuais, representados na forma de três avaliações teóricas com pesos iguais e Questionários com pesos iguais sobre os conteúdos cobertos nas aulas síncronas (um por semana), a serem disponibilizados na plataforma Microsoft Teams e cujas respostas deverão ser entregues em formato manuscrito digitalizado através da mesma plataforma supracitada. 
A nota do semestre será igual a:
N = (0,90*Mp + 0,10*Mq) * Rf, onde
Mp = Média das avaliações teóricas
Mq = Média dos questionários
Rf = fator de entrega. Para cada relatório entregue, o fator é incrementado em 0,12, até o valor limite de 1
Caso o aluno opte por fazer a prova de recuperação, a nota final será igual a:
Nf = 0,80*N + 0,20*Pr
Onde N é a nota obtida no semestre e Pr a nota obtida na prova de recuperação.
As datas das provas seguirão o cronograma apresentado na sessão anterior deste documento.
A assiduidade dos alunos será computada através de chamadas durante as aulas síncronas.

BIBLIOGRAFIA

Básica

    1. HENNESSY, J. L.; PATTERSON, D. A. Arquitetura de Computadores: uma Abordagem Quantitativa. 4. ed. Rio de Janeiro: Campus, 2008.
    2. TANENBAUM, A. S. Organização Estruturada de Computadores. 5 . ed. São Paulo: Prentice- Hall Brasil, 2007. 
    3. HENNESSY, J. L.; PATTERSON, D. A. Organização e Projeto de Computadores :  A Interface Hardware/Software. 3. ed.  Rio de Janeiro:  Campus,  2005.

Complementar

    1. DELGADO, J; RIBEIRO, C. Arquitetura de computadores. 2. ed. Rio de Janeiro: LTC, 2009.
    2. STALLINGS, W. Arquitetura e organização de computadores. 5.  ed. São Paulo: Prentice- Hall Brasil, 2010. 
    3. MONTEIRO, M. A. Introdução à organização de computadores. 5. ed. Rio de Janeiro: LTC, 2007. 
    4. STALLINGS, W. Arquitetura e organização de computadores: projeto para o desempenho. 5. ed. São Paulo: Prentice Hall, 2002.
    5. WEBER, R. F. Fundamentos de Arquitetura de Computadores. 3. ed. Porto Alegre: Sagra-Luzzatto, 2012.

APROVAÇÃO

Aprovado em reunião do Colegiado realizada em: ____/____/______

Coordenação do Curso de Graduação: _________________________

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Documento assinado eletronicamente por Kil Jin Brandini Park, Professor(a) do Magistério Superior, em 02/02/2024, às 10:54, conforme horário oficial de Brasília, com fundamento no art. 6º, § 1º, do Decreto nº 8.539, de 8 de outubro de 2015.

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A autenticidade deste documento pode ser conferida no site https://www.sei.ufu.br/sei/controlador_externo.php?acao=documento_conferir&id_orgao_acesso_externo=0, informando o código verificador 5155540 e o código CRC D64444C3.

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