UNIVERSIDADE FEDERAL DE UBERLÂNDIA
Faculdade de Engenharia Elétrica

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Timbre

Plano de Ensino

IDENTIFICAÇÃO

Componente Curricular:

EXPERIMENTAL DE SISTEMAS DIGITAISEXPERIMENTAL DE SISTEMAS DIGITAIS

Unidade Ofertante:

FEELT

Código:

FEELT31410

Período/Série:

 

Turma:

4,5,6,7

Carga Horária:

Natureza:

Teórica:

 

Prática:

30

Total:

30

Obrigatória:

(X)

Optativa:

( )

Professor(A):

Fernando Bento Silva

Ano/Semestre:

2024/01

Observações:

 

 

EMENTA

Sistemas de numeração, lógica combinacional e sequencial.

JUSTIFICATIVA

O termo digital tornou-se parte do vocabulário diário devido ao modo intenso pelo qual os circuitos digitais e as técnicas digitais passaram a ser amplamente utilizados em quase todas as áreas. Desta forma, o aluno matriculado na disciplina descobrirá os princípios, os conceitos e as operações fundamentais que são comuns aos sistemas digitais.

OBJETIVO

Objetivo Geral:

Aplicações experimentais de sistemas digitais.

Objetivos Específicos:

Ao final da disciplina o estudante será capaz de analisar e projetar circuitos lógicos combinacionais e sequenciais, interpretando-os e resolvendo problemas práticos.

PROGRAMA

5.1. Portas lógicas e circuitos combinacionais

5.1.1. Manipulando portas lógicas da família TTL (7400, 7402, 7404, 7408, 7432, 7486 e 74266).

5.1.2. Introdução à lógica programável e implementação de portas lógicas utilizando VHDL.

5.1.3. Implementação de circuitos combinacionais em VHDL e uso de variáveis intermediárias.

5.1.4. Implementação de circuitos combinacionais por meio da tabela da verdade em VHDL.

5.1.5. Simplificação por álgebra de Boole/Mapas de Karnaugh e montagem de circuitos combinacionais utilizando circuitos integrados da família TTL.

5.1.6. Implementação de circuitos combinacionais utilizando multiplexadores (CI 74151).

5.1.7. Implementação de multiplexadores e demultiplexadores em VHDL.

5.1.8. Circuitos aritméticos: soma e subtração utilizando o circuito integrado 7483.

5.2. Circuitos sequenciais

5.2.1. Tabela da verdade do flip-flop 7473, formas de onda, divisão de frequência e contagem assíncrona.

5.2.2. Implementação de latch e flip-flop JK mestre escravo com preset e clear em VHDL.

5.2.3. Implementação de registrador de deslocamento em VHDL.

5.2.4. Implementação de contadores assíncronos e síncronos.

METODOLOGIA

O presente componente curricular será ministrado no formato presencial. Porém, recursos e plataformas de comunicação como e-mail, OneDrive e Teams, poderão ser utilizados para otimizar a relação entre o professor e o estudante extraclasse. Cronograma previsto para desenvolvimento do conteúdo:

Sem

Data

Conteúdo

SEM1

21/05/2024

22/05/2024

(sala 1C204-B) Apresentação do Plano de Ensino e da Disciplina: data das provas, bibliografia, normas do laboratório, entre outros assuntos.

SEM2

28/05/2024

29/05/2024

(sala 1C204-B) Aprendendo a utilizar o kit didático DataPool 8810 (Imprimir e levar o roteiro de laboratório).

SEM3

04/06/2024

05/06/2024

(sala 1C204-B) Portas lógicas e circuitos combinacionais básicos (Imprimir e levar o roteiro de laboratório).

SEM4

11/06/2024

12/06/2024

(sala 1C204-B) Multiplexadores digitais. (Imprimir e levar o roteiro de laboratório).

SEM5

18/06/2024

19/06/2024

(sala 1C204-B) Circuitos aritméticos. (Imprimir e levar o roteiro de laboratório).

SEM6

25/06/2024

26/06/2024

sala 1C204-B) Flip Flop JK Mestre Escravo com Clear. Tabela da verdade, formas de onda, aplicação como divisor de frequência e contador assíncrono. (Imprimir e levar o roteiro de laboratório).

SEM7

02/07/2024

03/07/2024

(sala 1C204-B) Flip Flop JK Mestre Escravo com Clear. Contador síncrono. (Imprimir e levar o roteiro de laboratório).

SEM8

09/07/2024

10/07/2024

(sala 1C204-B) Prova 1 – Prova montagem no kit didático

SEM9

16/07/2024

17/07/2024

Recesso

SEM10

23/07/2024

24/07/2024

Recesso

SEM11

30/07/2024

31/07/2024

(sala 1C204-B) Introdução ao software QUARTUS e implementação de Portas Lógicas utilizando o esquemático.

SEM12

06/08/2024

07/08/2024

(sala 1C204-B)

Utilização do software QUARTUS para implementação de Portas Lógicas utilizando VHDL. Utilização de sinal intermediário (variável).

SEM13

13/08/2024

14/08/2024

(sala 1C204-B)

QUARTUS: Implementação de uma tabela da verdade.

SEM14

20/08/2024

21/08/2024

(sala 1C204-B)

QUARTUS: Multiplexadores/Demultiplexadores.

SEM15

27/08/2024

28/08/2024

(sala 1C204-B)

QUARTUS: Instruções IF, THEN, ELSE e Flip-Flops.

SEM16

03/09/2024

04/09/2024

(sala 1C204-B) Prova 2 – Prova com o software QUARTUS

SEM17

10/09/2024

11/09/2024

(sala 1C204-B) Prova Substitutiva

SEM18

17/09/2024

18/09/2024

(sala 1C204-B) Prova de recuperação

 

A complementação do conteúdo será realizada por meio de Trabalho Discente Efetivo (TDE). Essa carga horária reposta, será feita por meio de aulas extras para solução de dúvidas encontradas no software QUARTUS.

AVALIAÇÃO

As avaliações serão constituídas de duas provas de dupla.

BIBLIOGRAFIA

Básica

  1. MALVINO, Albert Paul. Eletrônica digital: princípios e aplicações. São Paulo: McGraw-Hill, 1988. 2 v.

  2. PEDRONI, Volnei A. Eletrônica digital moderna e VHDL. Rio de Janeiro: Elsevier, 2010.

  3. TOCCI, Ronald J. Sistemas digitais: princípios e aplicações. 11. ed. São Paulo: Pearson Education do Brasil, 2011.

Complementar

  1. D'AMORE, Roberto. VHDL: descrição e síntese de circuitos digitais. Rio de Janeiro: Livros Técnicos e Científicos, 2012.

  2. IDOETA, Ivan V. Elementos de eletrônica digital. 40. ed. São Paulo: Érica, 2007.

  3. MENDONÇA, Alexandre. Eletrônica digital: curso prático e exercícios. 2. ed. Rio de Janeiro: MZ,2007.

  4. SHIBATA, Wilson M. Eletrônica digital: teoria e experiência. São Paulo: Érica, 1989.

  5. UYEMURA, John P. Sistemas digitais: uma abordagem integrada. São Paulo: Pioneira, 2002.

APROVAÇÃO

Aprovado em reunião do Colegiado realizada em: ____/____/______

Coordenação do Curso de Graduação: _________________________

 


logotipo

Documento assinado eletronicamente por Fernando Bento Silva, Professor(a) do Magistério Superior, em 24/05/2024, às 10:05, conforme horário oficial de Brasília, com fundamento no art. 6º, § 1º, do Decreto nº 8.539, de 8 de outubro de 2015.


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Referência: Processo nº 23117.034406/2024-60 SEI nº 5430955